CTU SSTC

Po DRSSTC I si České vysoké učení technické v Praze řeklo o velmi malý stolní polovodičový Teslův transformátor. Omezení byla dvě: police 80×30×30 cm a to, že v ní skoro neproudí vzduch. Cívka je vystavená v PlasmaLabu na Fakultě jaderné a fyzikálně inženýrské.

Byla to nejprotivnější cívka, kterou jsem stavěl. Malá znamená vysokou frekvenci a vysoká frekvence se špatně budí. Zvolil jsem polomůstek z budicího transformátoru a UD2.7, protože jeden už jsem měl. Znělo to jednoduše. Byla to chyba za chybou. Měsíce, na 660 kHz, než jsem ten sekundár vzdal a navinul nový tenčím drátem a s větším toroidem.

Skutečný problém byla hradla. Na té frekvenci jsem je neuměl pořádně budit. Zkusil jsem nejmíň čtyři budicí transformátory, různé velikosti a různá jádra. Všechny byly v nejlepším případě špatné.

Primár transformátoru vypadal v pořádku. Sekundár, ta strana, kterou MOSFET opravdu vidí, byl nepoužitelný. Nový sekundár a nový toroid stáhly rezonanci zhruba na 400 kHz. Stará cívka na 660 kHz je ta vzadu.

S novým sekundárem rezonance sedla na 391 kHz. Hradla pořád vypadala hrozně. Po pěti materiálech jádra jsem měl malé zlepšení a jeden závěr: UD2.7 nedodával dost proudu do primáru budicího transformátoru. Postavil jsem budič od nuly, po vzoru klasického budiče SSTC. Anténní zpětná vazba, Schmittovy invertory a dvojice invertujícího a neinvertujícího budiče FET. Výchozí bod bylo schéma od Kaizer Power Electronics.

Anténa snímá sekundár. C2 blokuje stejnosměrnou složku, která by stáhla střídu mimo střed. D1 a D2 omezují Schmittovy invertory. Invertory udělají ze sinu obdélník a ten jde do budičů FET. C4 znovu blokuje stejnosměrnou složku. UCC37321 a UCC37322 mají pin enable, takže můstek jde přerušit, a tím omezit výkon, nebo pouštět zvuk.

Hradla konečně vypadala slibně a pak se ukázaly nové problémy. I s C2 v obvodu střída nebyla 50 %. Byla blíž 60:40. Horší bylo, že zpětná vazba byla zašuměná a cívka občas vůbec nenaskočila. Anténa byla háklivá. Musela sedět na jednom přesném místě, jinak vazba nechytila.

Anténu jsem zahodil a použil zpětnovazební transformátor. Část toho to spravilo. Transformátor pořád poslouchal všechno v okolí cívky. Někdy se zachytil na 50 Hz ze sítě dřív, než sekundár naskočil, a to je snadný způsob, jak zabít tranzistory.

Takže se musela změnit samotná zpětná vazba.

Fázový závěs si vyrábí vlastní výstup a frekvenci toho výstupu jde táhnout. Tři díly: napětím řízený oscilátor, fázový detektor a dolní propust. Oscilátor jde do detektoru, ten ho porovná se vstupem a udělá obdélník, jehož střída je fázová odchylka. Filtr z toho obdélníku udělá průměr, stejnosměrné napětí, a to napětí řídí oscilátor, dokud se fáze nesejdou. Bez vstupu kmitá dál. Přivedete signál a sleduje ho.

U SSTC se oscilátor nastaví co nejblíž rezonanci sekundáru. Zpětná vazba ze sekundáru jde na vstup smyčky. Cívka naběhne na rozumné frekvenci a buzení pak sleduje, jak výboj a místnost rezonanci posouvají. Obvod jsem nevymýšlel. Ten, podle kterého jsem stavěl, je na vn-experimenty, tentokrát kolem CD4046.

Zpětná vazba je zase proudový transformátor, s omezovacími diodami a Schmittovými invertory 74HC14. C6 sundá stejnosměrnou složku před 4046 a vstup 4046 je taky omezený. R3 a C2 jsou filtr smyčky. Pin 9, VCOIN, je napětí, které nastavuje frekvenci. Smyčka pracuje jen v okně, takže potenciometr položí volnoběžnou frekvenci doprostřed toho okna. R1 a C1 nastavují frekvenci, R1 a R2 jak daleko může ujet, a výstup 4046 jde do budičů FET na primáru budicího transformátoru. Dalších 10 nF za C6 pomáhá: CD4046 nemá rád ostré hrany. TC4451 a TC4452 nemají pin enable, takže hradlo AND smíchá jednoduchý přerušovač s 74HC14.

Asi na 120 V AC a 50% střídě jsem konečně měl výboje, kolem 10 cm. Střída nad 80 % a toroid se rozpálil tak, že roztavil plast, ze kterého byl vytištěný. Toroidy dělám jako PLA výtisk obalený hliníkovou páskou. Lepidlo na té pásce nevede, takže vrstvy nejsou doopravdy spojené. Jako kapacita to stačí. Jako vodič to nestačí, jakmile je střída vysoká a proud má kudy téct. Předchozí sekundár měl plný kovový toroid. Menší, ale kovový.

S tím toroidem rezonance vyjela na 481 kHz. Čekal jsem, že se budicí transformátor zase rozpadne. Když bylo C1 v PLL nastavené na novou frekvenci, průběhy na hradlech vypadaly skoro stejně jako na 390 kHz. Z primáru jsem ubral pár závitů a zvedl vazbu, aby šel větší výkon.

Celé se to stavělo za běhu, takže tu přesnou desku jsem nikdy nenakreslil. Je blízká schématu výš. Škola nechala málo času na poznámky a tohle je většina fotek, které mám. Plán byl plný můstek s PLL, pořádně zdokumentovaný.

Chtěl jsem přerušovač, který omezí výkon. To, co jsem nakonec postavil, je jednodušší. Tři režimy: jedna dioda, tedy 50 Hz bez vyhlazení; plný můstek, tedy 100 Hz bez vyhlazení; a plný můstek plus kondenzátor 680 µF, což je CW. Zhruba 500 W, 750 W a 1 kW.

Na 50 Hz pojede donekonečna a nepřehřeje se. 100 Hz jsem pořádně nezkoušel, ale mělo by to být v pořádku. CW je jiné. Primár je horký během minut a po deseti asi na 90 °C. Primár je limit. Sekundár zůstává chladnější a tranzistory jsou jen teplé — dokud není víko. V zavřené krabici jsou po deseti minutách CW asi na 60 °C, i se dvěma ventilátory na chladiči.

PLL se snadno moduluje. Zvuk se přivede rovnou na VCO a frekvence buzení se hýbe. Použil jsem malou desku s Bluetooth, která bere zvuk z telefonu a krmí oscilátor. Úroveň je zhruba jako ze sluchátkového jacku, asi 1 V špička–špička, a to stačí posunout budič o ±6 kHz. Dost hlasité a čisté, což byla ta část, na které záleželo.

Modul Bluetooth s sebou nese i galvanické oddělení. To je většina důvodu, proč na téhle cívce je.

Polomůstek z IRFP460, CD4046BE, tři režimy výkonu a rezonance těsně pod 500 kHz. Tohle jsou poznámky, které bych dal dalšímu, kdo otevře skříň.

Byl to zápas a stál za to. Proto jsem ve stavbě SSTC s PLL pokračoval. Když jsem psal původní poznámky, už jsem kreslil malý SMD budič, 8×6 cm, s budiči hradel, které jdou přišroubovat na chladič.

Tahle cívka taky vybrala téma bakalářky: univerzální budič měniče na STM32 nebo FPGA. Libovolný FET nebo IGBT, pevná frekvence nebo PLL, zhruba od 1 kHz do 1 MHz, s detekcí nadproudu, nadteploty, podpětí a zkratu a s galvanickým oddělením, které nezávisí na budicím transformátoru. V principu by stejná deska budila zdroj do počítače, laboratorní zdroj, indukční ohřev nebo DRSSTC.

V lednu 2024 se cívka vrátila poškozená. Hlášení, které jsem dostal, moc nesedělo. Někdo se k tomu nechtěl hlásit. Z hardwaru bylo vidět, že prostě běžela moc dlouho. Izolace primáru se roztavila do PVC trubky, na které byl navinutý.

Oba spínače byly mrtvé. Nový pár měl být celá oprava. Jakmile byly osazené, budič se choval divně. PLL nechtěl chytit závěs a po pár úpravách budicího obvodu šel jeden budič hradel do zkratu. Dodnes nevím, co ten obvod zabilo. Budič už tou dobou byl na univerzální desce a byl z toho zmatek, takže nová deska byla potřeba tak jako tak.

Úhledná DPS z části výš skončila v SSTC II. U téhle cívky jsem chtěl zkusit fázové zpoždění ve zpětné vazbě. Nevěděl jsem, že SSTC umí spínat v nule proudu, takže ty dřívější byly neúčinné. ZCS potřebuje zpoždění ve zpětné vazbě. Jedna verze toho zpoždění sedí mezi piny 4 a 3 obvodu CD4046. Výkres, od kterého jsem začal, je od Tefatronix.

Stejný nápad jsem dal přímo do zpětné vazby, mezi proudový transformátor a pin 14 CD4046. Klopný obvod D a pár hradel AND a OR hlídá podpětí a nadteplotu. Klopný obvod zasáhne jen mezi cykly, takže vypnutí netrefí tranzistor uprostřed impulzu s velkým proudem. Když cívka jede v ZCS, vyhne se to špičce z přerušení proudu primáru.

Propojky zpoždění obejdou a druhá sada zkouší předpětí na 4046. Pořádně chytá závěs jen když je vstup předpjatý na polovinu VDD. Na 5 V, nebo nezapojený, nezachytí vůbec. Samotné zpoždění bylo zklamání. Na generátoru se fáze výstupu hýbala. V cívce, se skutečnou zpětnou vazbou, se spínací fáze nehla. Oprava byla na webu Jakuba Tejisčáka, odkud jsem nápad s PLL vzal původně. Jeho SSTC nastavuje fázi potenciometrem na pinu 12, R2. Střední frekvence, daná R1 a R2, posouvá výstupní fázi. Udělal jsem totéž s R1. To fungovalo.

Na osciloskopu to může vypadat, že napětí můstku mine nulu proudu. Zpoždění je můstek, který čeká, než se nabije výstupní kapacita MOSFET a tlumicí kondenzátory. Posunout fázi blíž k nule znamená horší účinnost a mnohem víc hluku. Tohle nastavení je čisté. Snímek je při 100 V na stejnosměrné sběrnici, proud primáru 6 A rms. Starý sekundár se přehříval, takže šel dolů. Nový má asi 800 závitů drátu 0,3 mm na PVC o průměru 10 cm, délka 18 cm.

Jakmile bylo ZCS naladěné, tranzistory zůstaly pod nadteplotní ochranou. Horký byl primár. Navinul jsem druhý primár paralelně, stejný drát, jako dvojitou cívku. Odpor klesne, takže měď by měla být chladnější. Vazba taky stoupne, protože vinutí teď leze výš po sekundáru. Příkon vyrostl o 53 %. Výboje vyrostly s ním a tranzistory taky. Nadteplota, asi 60 °C, spadla po 1 minutě a 28 sekundách CW při 1150 W.

To je taky okamžik, kdy umřely. Podpěťová a nadteplotní ochrana měly díru. Vypnutí natlačí na budiče hradel logickou nulu. Jeden z těch budičů invertuje, takže dva výstupy jsou nula a jednička a na primáru sedí celá sběrnice. Stejnosměrné blokovací kondenzátory z toho nedovolí zkrat. Zároveň nechají sekundáry budicího transformátoru bez místa, kam složit náboj, takže jeden MOSFET zůstane sepnutý. Hradlo se vybije jen přes vinutí transformátoru, přes několik cyklů. Náznak jsem už viděl, když jsem podpětí spustil ručně na nízkém napětí. Proud primáru vypadá, jako by seděl na druhé sinusovce. Asi na 80 V DC tranzistory přežily. Na 325 V DC dal LTspice na jeden z nich víc než 14 kW špičkové ztráty.

Další deska zkratuje zbylý náboj hradla na zem dalším vinutím budicího transformátoru. Jeden budič se změnil z IXDN na IXDD, protože IXDN svůj pin enable nepoužívá. R33 stáhne stejnosměrnou složku z blokovacích kondenzátorů, takže při dalším náběhu enable na nich nic není. Nepoužitý obvod fázového zpoždění šel pryč. Na tu DPS jsem čekal, když jsem opravu psal. Těch 60 °C za 88 sekund bylo s vypnutým ventilátorem na chladiči, takže s ventilátorem by spínače měly být v pořádku. 60 °C není tak moc. Práh ochrany může sedět výš.